《JESD204B应用指南》pdf电子书免费下载
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作者：empty 出版社：empty |
《JESD204B应用指南》介绍
作者：Jonathan Harris， ADI公司应用工程师一种新的转换器接的使用率正在稳步上升，并且有望成为未来转换器的协议标准， 这种新接——J ESD 204——駕生于几年前，其作为转换器接经过几次版本更新后越来越受目，效率也更高。随着转换器分辨率和速度的提高， 对于效率更高的接的需求也随之增长。J ESD 204接可提供这种高效率， 较之其前代CMOS和LVDS产品在速度， 尺寸和成本上更有优势， 采用J ESD 204的设计拥有更快的接带来的好处，能与转换器更快的采样速率同步。此外，引脚数量的减少使得封装尺寸更小且布线数量更少，这些都让电路板更容易设计并且整体系统成本更低，该标准可以方便地调整，从而满足未来需求这从它已经历的两个版本的变化中即可看出，自从2006年发布以来，J ESD 204标准经过两次更新， 目前版本为B。由于该标准已为更多的转换器供应商， 用户以及FPGA创造商所采纳，它被细分并增加了新特性，提高了效率和实施的便利性。此标准既适用于模数转换器(ADC) 也适用于数模转换器(DAC) ， 主要用做FPGA的通用接(也可能用于ASIC) ，J ESD 204——它是什么?
2006年4月， J ESD 204最初版本发布， 该版本描述了转换器和接收器(通常是FPGA或ASIC) 之间数Gb的串行数据链路。在J ESD 204的最初版本中， 串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。图1给出了图形说明。图中的通道代表M个转换器和接收器之间的物理接， 该接由采用电流模式运辑(CML) 驱动器和接收器的差分对组成。所示链路是转换器和接收器之间的半行数据链路。顿时钟同时路由至转换器和接收器，井为设备间的J ESD 204链路提供时钟.
虽然最初的J ESD 204标准和修订后的JESD204A标准在性能上都比老的接标准要高，它们依然缺少一个关键因素。这一缺少的因素就是链路上串行数据的确定延迟。对于转换器，当接收到信号时，若要正确重建模拟域采样信号，则关键是了解采样信号和其数字表示之间的时序关系(虽然这种情况是针对ADC而言， 但DAC的情况类似) 。谈时序关系受转换器的延迟影响， 对于ADC.它定义为输人信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周期数。类似地， 对于DAC， 延迟定义为数字信号输人DAC的时刻直至模拟输出开始转变这段时间内的时钟周期数。J ESD 204及JESD204A标准中没有定义可确定性设置转换器延迟和串行数字输入/输出的功能，另外，转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本——JESD204B，2011年7月， 第二版本标准发布， 称为JESD204B， 即当前版本，修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。另外，对数据速率的支持上升到了12.5Gbps， 并分成设备的不同速度等级。此修订版标准使用设备时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。图3表示JESD204B版本中的新增功能。
通道数据速率定义为312.5Mbps与3.125Gbps之间， 源阻抗与负载阻抗定义为100020%，差分电平定义为标称800mV峰峰值、共模电平范围从0.72V至1.23V，该链路利用sb/10b编码，采用嵌入式时钟，这样便无需路由额外的时钟线路，以及相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。当J ESD 204标准开始受公众关注时， 人们开始意识到该标准需要修订以支持多个转换器下的多路、对齐的串行通道，以满足转换器日益增长的速度和分辨率，这种认识促成了2008年4月份J ESD 204第一个修订版的发布， 即JESD204A， 此您订版增加了支持多个转换器下的多路对齐串行通道的能力，该版本所支持的通道数据速平依然为312.5Mbps至3.125Gbps， 另外还保留了畅时钟和电气接规范。增加了对多路对齐串行通道的支持，可让高采样速率和高分辨率的转换器达到3.125Gbps的最高支持数据速率。图2以图形表示JESD204A版本中增加的功能， 即支持多通道，在J ESD 204标准之前的两个版本中， 没有确保通过接的确定延退相关的条款， JESD204B修订版通过提供一种机制，确保两个上电周期之间以及链路重新同步期间，延迟是可重现和确定性的。其工作机制之一是：在定义明确的时刻使用SYNC-输入信号， 同时初始化所有通道中转换器最初的通道对齐序列， 另一种机制是使用SYS REF信号一种JESD204B定义的新信号， SYS REF信号作为主时序参考，通过每个发射器和接收器的设备时钟以及本地多帧时钟对齐所有内部分顿器，这有助于确保通过系统的确定延迟， JESD204B规范定义了三种设备子类：子类0—不支持确定性延迟； 子类1——使用SYS REF的确定性延退； 子美2——使用SYNC-的确定性延迟， 子类0可与JESD204A链路做简单对比。子类1主要针对工作在500MSPS或以上的转换器， 而子类2y主s要针对工作在500MSPS以下的转换器，除了确定延迟， JESD204B支持的通道数据速率上升到I 2.5Gbps， 并将设备划分为三个不同的速度等级：所有三个速度等级的源阻抗和负载阻抗相同，均定义为100020%，第一速度等级与J ESD 204和JESD204A标准定义的通道数据速率相同， 即通道数据电气接最高为3.125Gbps。JESD204B的第二速度等级定义了通道数据速率最高为6.375Gbps的电气接，该速度等级将第一速度等级的最低差分电平从500mV峰峰值降为400mV峰峰值， JESD204B的第三速度等级定义了通道数据速率最高为12.5Gbps的电气接， 该速度等级电气接要求的最低差分电平降低至360mV峰蜂值，随着不同速度等级的通道数据速率的上升，通过降低所需驱动器的压莲率，使得所需最低差分电平也随之降低，以便物理实施更为简便。